Cựu CEO Intel Pat Gelsinger chỉ trích kiến trúc bộ nhớ HBM

Cựu CEO Intel Pat Gelsinger chỉ trích kiến trúc bộ nhớ HBM

Cựu CEO Intel Pat Gelsinger tiếp tục đưa ra những đánh giá khắt khe về công nghệ bộ nhớ băng thông cao (HBM) trong buổi phỏng vấn với quỹ đầu tư a16z. Ông nhận định HBM có thiết kế tồi tệ và tồn tại nhiều khiếm khuyết, dù thừa nhận đây vẫn là lựa chọn tốt nhất hiện có cho các hệ thống tính toán phục vụ trí tuệ nhân tạo. Quan điểm này nối tiếp phát biểu trước đó của ông tại sự kiện RAISE Summit vào tháng 7, thời điểm ông từng gọi HBM là một giải pháp kém cỏi.

Theo phân tích kỹ thuật, nút thắt lớn nhất của HBM nằm ở giao tiếp lớp vật lý (PHY) kết nối giữa các khối nhân tính toán của GPU hoặc ASIC với cụm bộ nhớ. HBM hoạt động theo nguyên lý truyền dữ liệu rộng và chậm với số lượng kết nối vật lý dày đặc. Chuẩn HBM3 và HBM3E sử dụng độ rộng bus 1.024 bit, trong khi thế hệ HBM4 tăng lên 2.048 bit. Khối PHY chiếm diện tích rất lớn sát phần viền die xử lý. Giới hạn chu vi vật lý khiến các nhà thiết kế chip chỉ có thể bố trí HBM ở hai cạnh, phần viền còn lại phải dành riêng cho giao tiếp I/O của toàn hệ thống. Mật độ lưu trữ bit trên từng tấm die DRAM riêng lẻ cũng bị giảm sút do diện tích bị chiếm dụng bởi các lỗ xuyên silicon (TSV).

Nhiệt độ cũng tạo ra rào cản kỹ thuật lớn đối với cấu trúc bộ nhớ xếp chồng này. Dữ liệu phân tích từ KAIST cho thấy khi mức tiêu thụ điện của HBM vượt mốc 30 Watt, lượng nhiệt tỏa ra từ chính khối PHY sẽ trở thành nguồn gây áp lực nhiệt chính lên cụm bộ nhớ DRAM vốn nhạy cảm với nhiệt độ cao. Bên cạnh thách thức phần cứng, quá trình sản xuất HBM đang ngốn lượng tấm wafer nhiều gấp ba lần so với DRAM thông thường. Việc tập trung nguồn lực sản xuất cho AI đã tạo ra tình trạng thiếu hụt chip nhớ thương mại trên toàn cầu. Hãng bán dẫn Nanya cho biết sự thay đổi cấu trúc này sẽ khiến tình trạng khan hiếm DRAM kéo dài đến đầu năm 2028.